Università di Pisa, Facoltà di Scienze MFN, Corso di Laurea in Informatica
Anno accademico 2010 - 2011
Architettura degli Elaboratori
Corso A: Marco Vanneschi Corso B: Marco Danelutto
supporto alla didattica: Gabriele Mencagli
L’obiettivo del corso di Architettura degli Elaboratori è di fornire le basi, concettuali e tecnologiche, per lo studio e la conoscenza dei sistemi di elaborazione ai vari livelli e della relazione che i sistemi hanno con gli strumenti di programmazione (linguaggi, compilatori, interpreti). Il corso è organizzato in tre parti principali:
1. Fondamenti e Strutturazione Firmware
fondamenti di strutturazione di sistemi di elaborazione a livelli e moduli; rappresentazione binaria e strutture di calcolo; il livello hardware: reti logiche combinatorie e sequenziali; il livello firmware: progetto di unità di elaborazione e comunicazioni;
2. Macchina assembler e processi
il livello della macchina assembler; il livello dei processi e loro supporto a tempo di esecuzione; compilazione;
3. Architettura di elaboratori general-purpose
architettura base di un calcolatore general-purpose; gerarchie di memoria e architettura con cache; ingresso-uscita; architetture con parallelismo a livello di istruzioni; tecnologie esistenti di processori, evoluzioni e tendenze tecnologiche.
Materiale didattico:
· M. Vanneschi, Architettura degli Elaboratori. Edizioni PLUS, Università di Pisa, 2009.
· M. Vanneschi, Parallelismo a livello di istruzioni e di thread in architetture scalari e superscalari.
Materiale di consultazione:
· D.A. Patterson, J.L. Hennessy, Computer Organization & Design – The Hardware/Software Interface. Morgan Kaufmann Publishers. Edizione italiana Zanichelli (Struttura e Progetto dei Calcolatori – L’interfaccia Hardware-Software).
· G. B. Gerace, La Logica dei Sistemi di Elaborazione. Editori Riuniti.
Materiale integrativo, esercizi, comunicazioni varie , 2010-11
Errata-corrige del libro di testo (aggiunta del 21/1)
Dispensa del Prof. M. Danelutto su Verilog: http://backus.di.unipi.it/~marcod/AE1011/verilog_draft_1.pdf
Parallelismo a livello di istruzioni e di thread in architetture scalari e superscalari
Primo appello e seconda prova di verifica intermedia: testo e soluzione
Primo appello e seconda prova di verifica intermedia: risultati
Materiale integrativo, esercizi, comunicazioni varie , 2011-12
Introduzione al corso, materiale didattico, programma e modalità di esame
Parallelismo a livello di istruzioni e di thread in architetture scalari e superscalari